FPGA如何连接多个串口？？？

DJF · 发表于 2021-5-6 23:57:43

本帖最后由 DJF 于 2021-5-7 09:06 编辑

新手自学，请大侠们指导！（Vivado 2018.3开发环境下，用verilog编写串口程序、封装成IP核这两个会；）现在手头上有一块【正点原子】领航者ZYNQ开发板，想要的设计目标：一块开发板，接10路串口，其中每个串口的波特率不同，校验方式也不一，最难的是要数据位不同！（比方说8位、13位、16位、30位、38位等，非8位且非8的倍数）所有引脚通过PL接入FPGA。
个人初步设计方案如下：
硬件设计：用【正点原子】提供的串口例程或者自己写好的串口代码，封装成一个自定义IP核（AXI核），然后所有的输入输出接口通过生成的IP核接入FPGA；IP集成器环境下，完成硬件整体框架的搭建，然后分配IO口，生成bit文件。
软件设计：启动SDK；然后我就蒙B了。

问题一：是走EMIO容易实现，还是AXI总线好？
问题二：低速下（通常1M以下，最大1.4M），有需要用到FIFO吗？（如果用上，有哪些好处？）
问题三：【正点原子】提供的《UART 串口中断实验》中的代码，数据位不好改（6-8位），这个情况是要自己写，还是说改成30多位的数据位，其它的代码还是可以正常运行？
问题四：AXI_IP核寄存器地址清楚，但是数据发送、接收的地址都是在结构体中，如果接收、发生一串数据，是要自己再自定义结构体吗？还是有现成的引用？（我没找到）
问题五：例如GPIO驱动实例，结构体中有多个不同类型的变量，这些变量是什么时候赋值的？（这个也没找到

）
问题六：串口数据由外而内，但是仅verilog编写的代码就可完成串口数据回传，那么在IP集成器环境设计情况下，怎么合理的划分功能是由verilog实现还是由SDK中C语言实现。
问题七：SDK中，串口发送、接收是一定要有波特率的，那么是不是自定义不需要发送、接收的verilog代码？还是说FPGA只定义发送和接收数组，其余交给IP核处理？（这个问题还是分不清要实现功能，怎么划分“是由verilog实现还是由SDK中C语言实现”）
问题八：数据通过总线传递，不太明白。

新手上路，请勿见怪。有不对的地方，还请各位指点，有好的学习资料还请推荐（没有的话，只能再看正点原子的视频了）。谢谢。