新手求教，加法器时序的verilog代码编写问题

路人戊 · 发表于 2021-4-27 17:09:57

我这两天用到了浮点数运算的ip核，接口时AXI接口，其时序如下图所示，有没有比较简单的方法在s_axis_a_tready与s_axis_b_tready都为高电平的条件下，拉高s_axis_a_tvalid与s_axis_b_tvalid，并且只拉高一个时钟周期，就恢复低电平？

正点原子 · 发表于 2021-4-28 00:18:44

帮顶

路人戊 · 发表于 2021-4-28 14:50:33

自顶！

帐号		自动登录	找回密码
密码			立即注册

[其他] 新手求教，加法器时序的verilog代码编写问题