verilog赋值问题，case语句内外对同一变量赋值

路人戊

今天在看Verilog I2C驱动的代码时，看到这么一段代码，有点搞不懂了，为啥cnt在case语句内部和外部都赋了值，这样不会冲突吗？求教大佬解惑。

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可以的，以后面的赋值语句的优先级高，后面的满足就执行后面的，否则就执行前面的

LcwSwust

和单片机C语言差不多啊，变量计数，在一定条件清0，当然可以两个地方对同一个变量赋值。

1. else
   
2. {
   
3.         cnt=cnt+1;
   
4.         switch(cur_state)
   
5.         {
   
6.                 case st_idle: cnt=0;   break;
   
7.         }
   
8. }

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