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[其他] FPGA 关于PLL ip核的一个问题

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发表于 2021-3-29 15:41:28 | 显示全部楼层 |阅读模式

正点原子逻辑分析仪DL16热卖中，最多16通道，采样率最高可达1GHz，存储深度可达3.5Gbit

5金钱

按照原子哥的视频，PLL ip核的例程是可以正常运行的，不过有一个问题：输出方波的频率过大（最小频率为4Mhz）
想请教大佬，如何降低方波的频率呢？

微信图片_20210329154058.png

正点原子逻辑分析仪DL16劲爆上市

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楼主| 发表于 2021-3-29 15:41:59 | 显示全部楼层

正点原子ESP32 AI开发套件上市，python

降低至Khz

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发表于 2021-3-29 16:55:07 | 显示全部楼层

可以直接用Verilog代码编写分频的代码

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