Vivado 2018.3 官方（axi_quad_spi）

luo1320 · 发表于 2021-3-22 15:25:51

Vivado 2018.3 官方（axi_quad_spi）时钟线被隐藏，不能连接到管脚上怎么处理。目前已经测试mosi和cs管脚均正常有波形输出。但是时钟信号无法连接到管脚上无法输出spi总线时钟信号

luo1320 · 发表于 2021-3-22 15:39:50

Vivado 2018.3 官方（axi_quad_spi）ip核时钟信号被隐藏如何连接到管脚上

QinQZ · 发表于 2021-3-23 09:03:57

貌似时钟是由一个固定引脚输出的，不是挂在这个IP核上的

橡树 · 发表于 2021-3-25 15:05:05

Master模式下使用sck_o作时钟引脚，slave模式下使用sck_i，再添加引脚约束就可以了。我是这么用的，希望可以帮到你！

Sunrise · 发表于 2021-3-29 11:15:55

把FIFO Depth下的Enable STARTUP Primitive的复选框取消掉就出现SCK引脚了

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