OpenEdv-开源电子网

 找回密码
 立即注册
正点原子全套STM32/Linux/FPGA开发资料,上千讲STM32视频教程免费下载...
查看: 4642|回复: 0

[XILINX] HLS中的问题RTL无法导出IP核

[复制链接]

20

主题

30

帖子

0

精华

初级会员

Rank: 2

积分
179
金钱
179
注册时间
2019-1-3
在线时间
42 小时
发表于 2020-11-28 16:59:08 | 显示全部楼层 |阅读模式
请教一下,我在HLS里面要将以下程序生成IP核,C Synthesis已经做好了,但是在export RTL的时候一直在运行
int sum_single(int A, int B)
{
#pragma HLS INTERFACE s_axilite port=return
#pragma HLS INTERFACE s_axilite port=B
#pragma HLS INTERFACE s_axilite port=A

        int C = 0;
        C = A+B;
        return C;
}
正点原子逻辑分析仪DL16劲爆上市
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则



关闭

原子哥极力推荐上一条 /2 下一条

正点原子公众号

QQ|手机版|OpenEdv-开源电子网 ( 粤ICP备12000418号-1 )

GMT+8, 2024-10-3 16:44

Powered by OpenEdv-开源电子网

© 2001-2030 OpenEdv-开源电子网

快速回复 返回顶部 返回列表