Cyclone IV的PLL如何使用，请教各位

jjphero · 发表于 2020-11-23 17:23:47

外部有源晶振的时钟是50MHz，希望利用Cyclone IV（EP4CE10F17C8）内部的PLL倍频到100MHz或150MHz，请问大家如何使用Verilog HDL实现PLL的功能或是如何直接在Quaruts II中进行设置进行PLL的配置？
本人初学FPGA，还往各位大神多指导，谢谢！

QinQZ · 发表于 2020-11-23 17:23:48

Verilog代码本身不能实现倍频的功能，可以直接调用Quartus II软件自带的PLL IP核，很方便。
开拓者的FPGA开发指南里有PLL IP核的使用教程

jjphero · 发表于 2020-11-24 13:49:35

QinQZ 发表于 2020-11-24 10:21
Verilog代码本身不能实现倍频的功能，可以直接调用Quartus II软件自带的PLL IP核，很方便。
开拓者的FPGA ...

多谢，找到了，正在看

帐号		自动登录	找回密码
密码			立即注册

[ALTERA] Cyclone IV的PLL如何使用，请教各位