ZYNQ 的教程14章节感觉有点小问题

aaaaalaode · 发表于 2020-9-26 12:20:24

zynq 的嵌入式教程中 14章节，最后的验证 www.openedv.com 的波形输出，最后少了一个m 。看图14.5.7 的图片

QinQZ · 发表于 2020-9-26 12:20:25

图片没有截全，下一周期输出的数据是m。使能信号拉高后，有效数据会滞后一个时钟周期输出

正点原子 · 发表于 2020-9-27 01:54:09

放的连接是不是有问题？

aaaaalaode · 发表于 2020-9-27 09:22:30

那pl 部分的读的第0个数据是不对的？

QinQZ · 发表于 2020-9-27 10:58:15

要了解RAM的读写时序，参考ZYNQ之FPGA开发指南。
看你怎么定义哪个是第0个数据了，如果把en开始拉高算做第0个的话，只能说当前只是开始请求数据，数据在下一个时钟周期才输出，这本身就是RAM的读延时。

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