sdram中pll有一个warning 有没有大佬能帮忙看一下

爱吃萝卜的柯基

Warning (15064): PLL "ip_pll:ip_pll_inst|altpll:altpll_component|ip_pll_altpll:auto_generated|pll1" output port clk[2] feeds output pin "sdram_clk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance

QinQZ

可能跟时序约束相关。打开TimeQuest Timing Analyzer界面，点击Constraints→Derive PLL Clocks和Constraints→Derive Clock Uncertainty试试

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爱吃萝卜的柯基

QinQZ 发表于 2020-8-2 09:26
可能跟时序约束相关。打开TimeQuest Timing Analyzer界面，点击Constraints→Derive PLL Clocks和Constrain ...

最近看了看时序约束的有关  确实是这个原因 但是我想知道 derive clock uncertainty这句话具体有什么用呢  想知道一下