ad_clk <= ~ad_clk是怎么实现二分频的？？？

zdyzILS

做高速AD/DA实验的时候，

请问

//时钟分频(2分频,时钟频率为25Mhz),产生AD时钟
always @(posedge clk or negedge rst_n) begin
    if(rst_n == 1'b0)
        ad_clk <= 1'b0;
    else
        ad_clk <= ~ad_clk;
end  


是怎么实现二分频的？？


是clk在上升沿的时候触发ad_clk <= ~ad_clk???



那样子的话，岂不是每个上升沿触发后，ad_clk 都取反，那ad_clk 感觉是和clk相反的时钟

ad_clk是咋得到下面的二分频的呢？？
百度上查到了一个解释，clk_out=~clk_out的意思是每隔一个clkin的周期对clkout取反，则clkout的周期变成了2倍的clkin周期，这就成功的2分频了。那么，对应到这段代码里，ad_clk是哪来的呢？话说不就是clk弄出来的吗？？？

clk 和 ad_clk貌似是个同源的东西......咋分频的。。。。

越想越想不通

QinQZ

你上面的图片已经示意的很清楚了。假设clk频率50MHz，周期20ns；那么你看示意图，ad_clk高电平是一个clk的时钟周期，为20ns，低电平同样也是一个clk的时钟周期，为20ns，那么ad_clk的时钟周期包含高电平+低电平等于40ns，故周期为25Mhz，不刚好2分频吗

rektito

clk分频出ad_clk  有什么问题么。。 clkin就是clk  clkout就是ad_clk

zdyzILS

QinQZ 发表于 2020-7-9 10:26
你上面的图片已经示意的很清楚了。假设clk频率50MHz，周期20ns；那么你看示意图，ad_clk高电平是一个clk的 ...

明白了明白了，这个是算出来的分频信号，我一直以为ad_clk是和clk一样的时钟信号.......
最后才发现，那个是根据上升周期用1和0生成的周期性信号......