verilog模块使能端设计的问题

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1. module sin_creater(
   
2.     input clk,
   
3.     input rst_n,
   
4. 
   
5.     input sin_creater_en,
   
6. 
   
7.     output [7:0] sin_dat
   
8. );
   
9. 
   
10. //parameter SIN_FREQ = 'd12_000;
    
11. parameter SIN_FREQ_ADJ = 'd156250000/12000/100;
    
12. parameter [4:0] SIN_PHASE = 5'b0;
    
13. 
    
14. reg [31:0] freq_cnt;
    
15. reg [4:0]  rd_addr;
    
16. 
    
17. //**********************main code****************************
    
18. 
    
19. rom_256x8b_sinwave sin_source(
    
20.     .clock(clk),
    
21.     .address(rd_addr),
    
22.     .q(sin_dat)
    
23. );
    
24. 
    
25. //freq counter,divide 50m clk
    
26. always @(posedge clk or negedge rst_n) begin
    
27.     if(rst_n == 1'b0)
    
28.         freq_cnt <= 32'd0;
    
29.     else if(!sin_creater_en)
    
30.         freq_cnt <= 32'd0;
    
31.     else begin
    
32.         if(freq_cnt == SIN_FREQ_ADJ)   
    
33.             freq_cnt <= 32'd0;
    
34.         else         
    
35.             freq_cnt <= freq_cnt + 32'd1;
    
36.     end
    
37. end
    
38. 
    
39. //rd_addr to read rom
    
40. always @(posedge clk or negedge rst_n) begin
    
41.     if(rst_n == 1'b0)
    
42.         rd_addr <= 5'd0 + SIN_PHASE;
    
43.     else if(!sin_creater_en)
    
44.         rd_addr <= 5'd0 + SIN_PHASE;
    
45.     else begin
    
46.         if(freq_cnt == SIN_FREQ_ADJ)
    
47.             rd_addr <= rd_addr + 5'd1;   
    
48.     end            
    
49. end
    
50. 
    
51. 
    
52. endmodule

复制代码

给一个正弦波发生器添加了一个使能信号sin_creater_en，当使能端拉高时模块开始工作。经signaltapii抓取波形sin_creater_en拉高信号可以正常进来，但是fq_cnt不走，请问是我设计的逻辑有问题吗？

wxYchSWKOS

已测试，这单个模块是没有问题的，可能调度模块出了错误

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