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[ALTERA] 同一个名字是否可以定义成两个类型的疑惑?求助

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发表于 2020-6-26 17:28:15 | 显示全部楼层 |阅读模式
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话不多述,看图,这是一个模块中的程序。为什么一个变量名在上面定义成了output,在下面定义成了reg。请问最后这个变量是什么类型?output wire?还是reg?或者是output reg?
1.jpg

最佳答案

查看完整内容[请看2#楼]

已经解决了是output reg类型,可以直接定义成output reg 亲测
不会就要俯身倾耳以请啊,博客地址:https://blog.csdn.net/qq_39521541?spm=1001.2101.3001.5343
正点原子逻辑分析仪DL16劲爆上市
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 楼主| 发表于 2020-6-26 17:28:16 | 显示全部楼层
已经解决了是output reg类型,可以直接定义成output reg 亲测
不会就要俯身倾耳以请啊,博客地址:https://blog.csdn.net/qq_39521541?spm=1001.2101.3001.5343
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 楼主| 发表于 2020-6-26 21:30:23 | 显示全部楼层
经过我今晚的实验,我发现类型是output reg类型,可以直接合并成 output reg  [3:0].....
不会就要俯身倾耳以请啊,博客地址:https://blog.csdn.net/qq_39521541?spm=1001.2101.3001.5343
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 楼主| 发表于 2020-6-27 09:04:37 | 显示全部楼层
已解决的问题   为啥无法回复呢
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发表于 2020-6-28 16:18:06 | 显示全部楼层
刚好遇到了这个问题,很有用
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 楼主| 发表于 2020-7-2 18:38:04 | 显示全部楼层
zdyzILS 发表于 2020-6-28 16:18
刚好遇到了这个问题,很有用

quartus中的RTL中选择器、D触发器的折叠和全部显示
http://www.openedv.com/forum.php ... &fromuid=156758
(出处: OpenEdv-开源电子网)
看看这个,可能也会有用哦
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