用开拓者FPGA开发板做一个FSK信号发生器的问题

wxYchSWKOS · 发表于 2020-6-21 20:55:49

   这几天写了个fsk的程序，在做发送控制时出了些问题。这部分我写了两个模块，一个储存了12bytes的预发送数据，另一个每次接受1byte的数据，
并按bit一个一个发送给调制模块，产生相应频率的载波。目前载波生成模块已经通过调试，但是byte发送和bit发送模块上电复位后就卡住了。

   byte发送的具体思路是存好12bytes的数据表，当bit发送模块发送完成8bits的数据后输出一个高脉冲byte_send_flag，byte发送模块检测到这个信
号的上升沿后数据指向下一个byte并发送给bit发送模块，这个过程中也输出一个高脉冲byte_send_en，同样bit发送模块检测到byte_send_en的上
升沿后开始将输入信号移位并按bit发送个载波生成模块生成相应频率的载波。
   自己在流程上实在找不出问题了，望各位前辈大神赐教！

PhinexZhang · 发表于 2020-6-21 20:55:50

PhinexZhang 发表于 2020-6-22 17:10
assign byte_send_en_upedge = (~byte_send_en_sync1) & byte_send_en_sync2; // always@(posedge clk or ...

上升沿检测这里有问题
应该是对第二拍的信号取反相与
还有你这种上下游有信号交互的尽量用组合逻辑

wxYchSWKOS · 发表于 2020-6-21 20:56:16

顶~~~~~~~

wxYchSWKOS · 发表于 2020-6-21 20:56:55

顶~~~~~~~~

wxYchSWKOS · 发表于 2020-6-21 21:06:44

顶~~~~~~~~~~~

wxYchSWKOS · 发表于 2020-6-22 08:42:21

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wxYchSWKOS · 发表于 2020-6-22 16:53:43

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PhinexZhang · 发表于 2020-6-22 17:10:31

assign byte_send_en_upedge = (~byte_send_en_sync1) & byte_send_en_sync2; // always@(posedge clk or negedge rst_n)begin if(!rst_n) begin byte_send_en_sync1 <= 1'b0; byte_send_en_sync2 <= 1'b0; end else begin byte_send_en_sync1 <= byte_send_en; byte_send_en_sync2 <= byte_send_en_sync1; end end