ZYNQ7020(领航者)LED实验问题

sharkpepper · 发表于 2020-6-21 14:19:16

`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 2020/06/20 22:33:23
// Design Name:
// Module Name: led_twinkle
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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//All rights reserved
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// File name: led_twinkle
// Last modified Date: 2019/4/14 10:55:56
// Last Version: V1.0
// Descriptions: LED灯闪烁
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// Created by: 正点原子
// Created date: 2019/4/14 10:55:56
// Version: V1.0
// Descriptions: The original version
//
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//****************************************************************************************//
module led_twinkle(
input clk_n, //系统时钟
input rst_n, //系统复位，低电平有效
output reg led, //LED灯
output reg led2
);
//reg define
reg [25:0] cnt ;
reg [31:0] led2_cnt;
//*****************************************************
//** main code
//*****************************************************
//对计数器的值进行判断，以输出LED的状态
//assign led = (cnt < 26'd2500_0000) ? 1'b0 : 1'b1 ;
//assign led = (cnt < 26'd5) ? 2'b01 : 2'b10 ; //仅用于仿真
//计数器在0~5000_000之间进行计数
always [url=home.php?mod=space&uid=95564]@[/url] (posedge clk_n or negedge rst_n) begin
if(!rst_n) begin
cnt <= 26'd0;
led2_cnt <= 32'd0;
led <= 1'b0;
led2 <= 1'b1;
end
// else if(cnt < 26'd5000_0000) begin
else if(cnt < 26'd10) begin //仅用于仿真
cnt <= cnt + 1'b1;
led <= led;
end
else begin
cnt <= 26'd0;
led <= ~led;
end
end
always @(posedge clk_n) begin
// if(led2_cnt < 32'd5000_0000) begin
if(led2_cnt < 32'd10) begin
led2_cnt <= led2_cnt + 1'b1;
led2 <= led2;
end
else begin
led2 <= ~led2;
led2_cnt <= 32'd0;
end
end
endmodule