Error (10200): Verilog HDL Conditional Statement error at flow_led.v(12): cannot match operand(s) in the condition to...

会飞的鸭鸭

代码如下：
always@(posedge sys_clk_50M or negedge rst_n) begin
if(!rst_n)
  cnt<=24'd0;
if(cnt<24'd10000000)
  cnt<=cnt+1'b1;
else
  cnt<=24'd0;
end

编译后会报错erro（10200）
如果在if(cnt<24'd10000000)加上else便不会报错，请高手帮忙解答为什么，不胜感激。

932904676xy

你这是代码编写有问题，你这是在一个always块下面对cnt信号2次赋值了