单端式DRAM阵列的存取结构

华清远见

Blaize将其GSP描述为能够执行“直接图处理，片上任务图管理和执行以及任务并行性”。简而言之，Blaize设计了GSP来满足AI，GPU，CPU或DSP以前无法满足的处理需求。
对于许多涉及嵌入式AI处理器的行业分析师而言，这是他们之前听到的一个话题。
Tirias Research的首席分析师Kevin Krewell说：“我对ThinCI有所了解，但从未了解其架构。我很高兴他们改了名字。”
GSP幻灯片中缺少有关GSP体系结构的技术细节，这引起了技术分析师社区的沮丧和怀疑。然而，Mungagala承诺在2020年第一季度发布信息。

GSP体系结构由一系列图形流处理器，专用数学处理器，硬件控制和各种类型的数据缓存组成。该公司声称，GSP可以提供：“真正的任务级并行性，片外存储器的最少使用，深度优先的硬件图调度，完全可编程的体系结构。”
获得合格的供应商清单
在Munagala看来，Blaize的好消息是已经使用GSP的大量早期客户。一年来，Blaize一直在交付带有GSP的台式机。它可以简单地插入电源插座并连接到以太网。Munagala说，数据科学家，软件和硬件开发人员已经在评估GSP支持的系统级功能。
Blaize拥有8700万美元的资金，得到了包括Denso，日本戴姆勒和麦格纳在内的早期投资者和合作伙伴的支持。Munagala说：“几年前，我们还一直在汽车领域赚钱。”
有了录音带，许多创业公司面临着“我们现在要做什么？” 困境。Blaize的副总裁兼战略业务开发经理Richard Terrill对EE Times说：“一年前我们已经过了那个阶段。”
Blaize已通过加强一支工程团队（现已有325名员工）扩展到加利福尼亚，印度和英国的方式，将重点转移到基础设施建设上。Blaize正在向新设施迁移，并开始在日本和EMEA聘请现场应用工程师。Munagala说：“我们正在保持前进的势头。”
对于Blaize而言，其GSP业务不再是要与Powerpoint演示规范中的竞争对手进行竞争。它是要弄清楚客户将如何将GSP用于哪些应用程序，以及在特定用途中“在系统级别”消耗了多少电量。
Blaize一直在忙于确定其物流状况，使其产品达到汽车行业标准，并确保内部流程和文档均经过认证。Munagala说：“我们已经通过了审核程序，并且在一个经过认可的合格供应商名单上”。这是汽车制造商和各级汽车制造商必须执行的过程，他们宁愿避免使用持续时间不足以交付产品的初创公司。
Blaize在英国雇用了大约30名工程师（分别位于Kings Langley和Leeds），从事汽车产品开发工作。当Imagination放弃MIPS时，他们是紧密联系的工程师团队。Munagala解释说：“这些人都是一群高素质的人，他们在MIPS上共同努力，使基于MIPS的ASIC达到了Mobileye的汽车标准。”
图计算
Munagala解释说，尽嵌入式DRAM(eDRAM)经由单端式感应装置(single-ended sense device)获得单端式储存单元(storage cell)的储存状态。eDRAM相对于应用差动感应放大器的[DDR-n] SDRAM晶片，其优势在于不必过度驱动(overdrive)储存单元的存取电晶体，也没有繁杂的读取步骤。
非同步介面
eDRAM技术的代表可推IBM的美国专利，公告号是US 9093175B2，其电路如本文图1。若要使得微处理器的汇流排介面可以直接存取eDRAM的资料，就必须令eDRAM的存取步骤能够符合非同步介面的控制讯号。非同步介面的位址汇流排不会先指定列位址后发出行位址，因此，eDRAM的控制逻辑对于同时到达的列位址和行位址要自行分别控制。
例如，首先致能传输闸，也就是图1的NMOS(174)和PMOS(177)，然后先导通后截止图1的NMOS(146)，最后选取DRAM单元，也就是致能图1的字线(WL< 0 >···WL< 63 >)。其中，NMOS(146)的作用是避免DRAM单元电压的基体充电调变(body charge-up modulation)。LBL是区域位元线(local bit-line)的缩写，GBL是全域位元线(global bit-line)的缩写。
图2是单端式DRAM阵列应用在非同步介面的存取结构，并且以功能方块图呈现此存取结构。全域位元线归零(global bit-line zeroing；GBZ)讯号相当于图1的MEQ讯号，不同的是MEQ讯号所连接的电晶体是位于LBL，而GBZ讯号所连接的电晶体是位于GBL。DRAM单元保持(CHdD)讯号可以致能单元保持装置(cell hold device)，此装置能够抑制存取电晶体的穿隧电流(punch through current)，因此有助于保持在储存单元内部的储存电容的电荷。
eDRAM的控制逻辑在进行存取之前是先除能单元保持装置，然后清除在位元线上的浮动电压；在完成存取之后必须持续致能单元保持装置。单元保持装置必须供应大于或等于临界电压的电压值在LBL上，并且向DRAM阵列提供足以抑制穿隧电流的电流量；这一装置的功能相当于差动感应放大器在进行预充电时，其预充电的电压值在设计上是使用&#189;Vdd或&#8532;Vdd或Vdd。当图2所示的存取结构移除传输闸(TG)之后，在单元写入驱动器(cell writer driver)内部的P型驱动电晶体可以成为DRAM单元保持装置，在上述的状况中，GBZ讯号立即成为BZ讯号；换言之，设计P型驱动电晶体的泄漏电流大于N型驱动电晶体的泄漏电流，如此就能够供应足够的电压值。
图2所示的触发器(trigger)在设计上可以使用一般常见的史密特触发器，但不易降低触发准位，这就导致单一DRAM阵列之中仅能挂载少许的DRAM单元。触发器的输出端点可以连接一电晶体或串接的电晶体(cascaded transistors)来恢复储存单元的逻辑状态，这一电晶体的连接方式可参考图2之中的PMOS；在读取后，储存电容的电荷会大量流失，所以必须对逻辑1的电压进行重写(rewrite)，其中，逻辑1也可代表高逻辑准位；当此PMOS被导通之后即是执行回写操作。
图2所示的触发器相当于图1的单端式感应放大器(single-ended sense amplifier)，不同的是单端式感应放大器的功能偏向放大电压振幅，所以不会在输出端点产生明确的逻辑变化；换言之，就是没有轨对轨(rail to rail)的电压变化量。如果要驱动图2之中的PMOS就不能使用感应放大器，否则很容易将储存单元的逻辑0鉴别成逻辑1，并且将此一错误的判断结果写入储存单元。位元输出闩锁(bit output latch, #BOL)讯号用于闩锁储存单元的逻辑状态，避免微处理器无法从非同步介面读取到正确的资料。
文章来源：http://emb.hqyj.com/Column/20209364.html

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