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[ALTERA] 开拓者以太网通讯移植问题求助

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发表于 2020-5-6 21:04:29 | 显示全部楼层 |阅读模式
本帖最后由 DHMrwang 于 2020-5-6 21:10 编辑

原子开拓者的以太网通讯试验部分,我现在换xilinx的芯片,将以太网部分移植,重新分配了引脚,发现以太网接收部分代码在xilinx芯片上跑起来接收的数据不对,很是疑惑,发帖求助。下图是chipscope抓的接受数据,感觉很乱,前导码不止7个0x55,SFD正常,后面的目的mac还有源mac就乱了,中间穿插了一些未知的数据,很不解 微信截图_20200506205707.png

正点原子逻辑分析仪DL16劲爆上市
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发表于 2020-5-6 21:04:32 | 显示全部楼层
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 楼主| 发表于 2020-5-6 21:09:07 | 显示全部楼层
千万别沉了,希望有经验的前辈给予指点
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发表于 2020-5-7 10:09:34 | 显示全部楼层
Xilinx芯片上的以太网PHY也是MII接口吗,有没有加时序约束,还有能确定硬件没有问题吗
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 楼主| 发表于 2020-5-7 11:21:43 | 显示全部楼层
QinQZ 发表于 2020-5-7 10:09
Xilinx芯片上的以太网PHY也是MII接口吗,有没有加时序约束,还有能确定硬件没有问题吗

PHY芯片也是RTL8201,电路是按照开拓者开发板来的,只是MDC跟MDIO没接(上拉,未接到FPGA引脚)。看我抓的数据有一定的规律,就是MAC地址00-11-22-33-44-55,字节与字节中间又多了一个字节,而这个字节正是前一个字节的高4bit与后面一个字节低4bit组合的。我在怀疑是不是数据采样的问题
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 楼主| 发表于 2020-5-7 11:25:50 | 显示全部楼层
QinQZ 发表于 2020-5-7 10:09
Xilinx芯片上的以太网PHY也是MII接口吗,有没有加时序约束,还有能确定硬件没有问题吗

E0-EC-4C-44-84,这几个字节是mac地址的一部分,实际是E0-4C-84,但是因为异常,导致中间多出一个字节,就是前一个字节高4bit与后一个字节低4bit的组合(EC与44为异常)
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发表于 2020-5-7 13:25:37 | 显示全部楼层
DHMrwang 发表于 2020-5-7 11:21
PHY芯片也是RTL8201,电路是按照开拓者开发板来的,只是MDC跟MDIO没接(上拉,未接到FPGA引脚)。看我抓 ...

有可能是采样问题,RX时钟和TX时钟都添加时序约束试试
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 楼主| 发表于 2020-5-7 15:05:39 | 显示全部楼层
QinQZ 发表于 2020-5-7 13:25
有可能是采样问题,RX时钟和TX时钟都添加时序约束试试

嗯嗯,我多仿真看看,有规律的错误就好办,理论上应该是采样的问题
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 楼主| 发表于 2020-5-7 16:37:27 | 显示全部楼层
QinQZ 发表于 2020-5-7 13:25
有可能是采样问题,RX时钟和TX时钟都添加时序约束试试

我用逻辑分析仪抓了PHY芯片接收数据的波形,发现在RXDV有效的时候,时钟上升沿只有159个,理论上应该是160个上升沿(单包总计80字节),这就很奇怪了 微信截图_20200507163227.png

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 楼主| 发表于 2020-5-7 17:12:52 | 显示全部楼层
最新数据分析,很是纳闷,少了个时钟上升沿,导致丢4bit数据,不知道这4bit是属于前导码的还是帧起始界定符的 逻辑分析.png

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发表于 2020-5-7 19:43:25 | 显示全部楼层
DHMrwang 发表于 2020-5-7 17:12
最新数据分析,很是纳闷,少了个时钟上升沿,导致丢4bit数据,不知道这4bit是属于前导码的还是帧起始界定符 ...

输入的时钟,先经过PLL,做个相位调整,再采集数据试试
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