数字识别中的例化全局时钟模块怎么运用

王伟鹏

如下面网表，在图像数据进入vip模块（视频图像处理模块），VIP模块的时钟是有lcd模块内的子模块clk_div（时钟分频模块）输出的时钟经过全局时钟例化后输入进vip模块内的.在这里想请教一下1：将vip的输入时钟先进行全局时钟的例化是为了保证该时钟在该模块内的延时保持一致吗？在什么情况下输入时钟进行全局时钟的例化，这里例化后的时钟是否是所谓的第二全局时钟？2：最后最重要的，该例化模块如何使用。看着不像是ip核的使用，打开后内部也不是Verilog，想请问是怎么调用的？

鑫梦

你这个不是最新版的吧，另外我记得没有加这个pll啊