Verilog 用ID定义不同信号

Soitgoes · 发表于 2020-4-28 09:51:31

如图，使用ID定义不同信号，是否可行？是否生成latch?谢谢大佬~@QinQZ

QinQZ · 发表于 2020-4-28 09:51:32

Soitgoes 发表于 2020-4-28 13:33
没有呢，就组合逻辑

我觉得不会产生latch，因为前面的参数是固定值，对Quartus软件来说，只有一种情况。你可以看编译后的RTL视图，里面能看到有没有生成latch

QinQZ · 发表于 2020-4-28 11:03:24

用parameter定义参数不会产生latch，但parameter定义的参数都是固定值，会不会产生latch，由代码的其它逻辑决定的

Soitgoes · 发表于 2020-4-28 13:12:34

QinQZ 发表于 2020-4-28 11:03
用parameter定义参数不会产生latch，但parameter定义的参数都是固定值，会不会产生latch，由代码的其它逻辑 ...

上面这种if写法，因为没有在每个if分支写全赋值，full_swj\pa13_lck等信号会不会产生latch？

QinQZ · 发表于 2020-4-28 13:26:56

Soitgoes 发表于 2020-4-28 13:12
上面这种if写法，因为没有在每个if分支写全赋值，full_swj\pa13_lck等信号会不会产生latch？

这种写法还真是少见

，这些信号赋值，前面有always吗

Soitgoes · 发表于 2020-4-28 13:33:00

QinQZ 发表于 2020-4-28 13:26
这种写法还真是少见，这些信号赋值，前面有always吗

没有呢，就组合逻辑

帐号		自动登录	找回密码
密码			立即注册

[ALTERA] Verilog 用ID定义不同信号