新起点FPGA开发板使用高速ADDA模块产生波形

不沉默的大帝

用wave to mif产生的正弦波文件，FREQ_ADJ分别调到0和255对应的是195KHz和763Hz。怎么达到更小的频率精度呢？我想着调节深度为65536，修改代码测试，发现得不到完好的正弦波，是首先于DA的位数吗？好像不对啊，我需要5Hz的锯齿波和5、10KHz正弦波。其次产生的锯齿波和软件的示意图是反的，后来我通过修改mif文件弄好了。

QinQZ

1、达到更小的频率精度，增加ROM的深度没有什么用，肯定是想办法让DA输出一个波形的周期最短。
     第一个办法是提高DA的时钟频率（注意不要超过手册最大的时钟频率）；第二个办法是降低一个完整波形所需要的时钟周期数。
2、第一个方法比较简单，可以通过对输入的外部时钟，进行倍频即可。第二个办法可以通过在ROM mif文件不变的基础上，
      增加ROM地址的跳变量，比如程序里的rd_addr <= rd_addr + 8'd1，改成rd_addr <= rd_addr + 8'd2或者更多；
     当然也可以修改上位机软件的倍频数，其原理和增加ROM地址的跳变量差不多。
3、产生的锯齿波和软件的示意图是反的，是因为WaveToMif只是一个波形转MIF的软件，波形显示的是数字量。
     而高速ADDA模块的输出电压逻辑是，当输入数据为0时，AD9708输出+5V的电压；当输入数据为255时，AD9708输出-5V的电压，
     所以看到的数字量波形和实际模拟电压波形是反的。

不沉默的大帝

重新传下图

不沉默的大帝

1、提高DA时钟频率不是变相降低了最低频率吗？WaveToMif软件设置ROM深度为256，倍频系数为1，而输入时钟为50Mhz，那么一个完整的正弦波周期长度为256*20ns = 5120ns，当FREQ_ADJ的值为0时，即正弦波的最快输出频率为1s/5120ns(1s = 1000000000ns) ≈ 195.3Khz。现在频率范围在763Hz~195KHz。DA工作时钟越大，最慢频率越大啊。
2、增加地址步进，示波器上显示的频率增加，并没有减小啊。
3、ROM深度增加，横向地址对应的电压步进越小，图形约平滑，可供调整的频率精度越高，假设是16位深度，65536，最小的频率就可以到2.983Hz呀。
求解答

不沉默的大帝

QinQZ 发表于 2020-4-24 16:13
1、达到更小的频率精度，增加ROM的深度没有什么用，肯定是想办法让DA输出一个波形的周期最短。
     第一 ...

1、提高DA时钟频率不是变相降低了最低频率吗？WaveToMif软件设置ROM深度为256，倍频系数为1，而输入时钟为50Mhz，那么一个完整的正弦波周期长度为256*20ns = 5120ns，当FREQ_ADJ的值为0时，即正弦波的最快输出频率为1s/5120ns(1s = 1000000000ns) ≈ 195.3Khz。现在频率范围在763Hz~195KHz。DA工作时钟越大，最慢频率越大啊。
2、增加地址步进，示波器上显示的频率增加，并没有减小啊。
3、ROM深度增加，横向地址对应的电压步进越小，图形约平滑，可供调整的频率精度越高，假设是16位深度，65536，最小的频率就可以到2.983Hz呀。
求解答

QinQZ

如果你只是想得到5Hz、10KHz的波形，可以直接调节FREQ_ADJ得到。另外因为DA的数据位宽是8位，所以ROM深度最多也是搞成256，再多就没意义了。

不沉默的大帝

QinQZ 发表于 2020-4-26 20:12
如果你只是想得到5Hz、10KHz的波形，可以直接调节FREQ_ADJ得到。另外因为DA的数据位宽是8位，所以ROM深度最 ...

最低到763Hz，是啊，地址线是8位没辙了，我想对DA输入频率进行分频，降低输入频率说不定还可以。我这边打算使用DDS芯片模块了，AD9833之类的，理论可以做到0.1Hz分辨率。我是打算在锯齿波上叠加正弦波。

QinQZ

不沉默的大帝 发表于 2020-4-27 09:09
最低到763Hz，是啊，地址线是8位没辙了，我想对DA输入频率进行分频，降低输入频率说不定还可以。我这边打 ...

嗯， 可以的