关于条件语句生成锁存器，该怎么理解

siWuXie

在时序电路中，如果只用一个if无分支语句，是否会生成锁存器？
module()
   always@ (posedge clk or negedge rst_n)
      if(!rst_n)
          ......
      else
          if(cnt == 5'd6)
                 skip_en <= 1'b1;
endmodule
在这个always块里if的嵌套里只用了一个if没有else会不会出现隐患？
如果使用
  if
  else if
  elseif
最后也没有else结束，是否会出现错误？

QinQZ

锁存器只存在于组合逻辑中，时序逻辑没有这个问题。