如何设置vscode使用vivado的xvlog语法检测工具, 并设置成SystemVerilog模式

zhengzhideakang · 发表于 2020-3-30 15:56:39

因为Vivado 2018.3存在中文注释乱码的问题(2019版本是不是也有中文乱码的问题? 没试过), 所以打算放弃Vivado默认的代码编辑器, 转而使用vscode.
根据网上的的文章配置了Vivado和Vscode
vscode配置xvlog.png

但我使用的systemVerilog语言, 在vscode中使用时会报这个错误
xvlog报错.png

要求开启xvlog的systemVerilog Mode, 有没有大佬知道怎么设置?

或者vscode还有其它好用的语法检测工具(支持SV语言的)可以教教我.
新人, 金钱比较少, 见谅.

zhengzhideakang · 发表于 2020-3-30 17:11:32

没人理的吗?

正点原子 · 发表于 2020-3-31 00:59:45

帮顶

zhengzhideakang · 发表于 2020-3-31 09:34:55

还是不知道怎么设置xvlog成SystemVerilog模式, 但找到了替代的办法
可以使用modelsim作为vscode中的verilog/SV语法检测工具
需要进行的设置如下:
在vscode中配置modelsim.png

总结一下,

好了, 在vscode中可以检查语法了, 每次保存文件时自动检查
刚开始用, 还不确定是否有其它问题

QinQZ · 发表于 2020-3-31 09:51:14

如果你的代码是在Vivado软件中编写的，中文注释不会乱码的

zhengzhideakang · 发表于 2020-3-31 10:00:14

如果一直用vivado应该不会乱码, 用vscode写完, 然后vivado打开一下就乱码了, 在用vscode打开也是乱码, 不知道怎么回事, 所以只用一种就好了

echoop · 发表于 2020-6-4 19:15:05

本帖最后由 echoop 于 2020-6-4 19:16 编辑

你好，我遇到了这个问题，请问怎么解决，我的modelsim和vscode都是默认的安装位置

echoop · 发表于 2020-6-4 20:16:34

zhengzhideakang 发表于 2020-3-31 09:34
还是不知道怎么设置xvlog成SystemVerilog模式, 但找到了替代的办法
可以使用modelsim作为vscode中的verilo ...

您好，我的modelsim和vs code都是默认安装路径，vlog.exe环境变量添加没问题，其余设置都和您的一样，但是会报一个vlog-7的错误

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