关于FPGA频率计门信号同步的疑问

爷来了 · 发表于 2020-3-20 19:57:06

本帖最后由爷来了于 2020-3-20 19:58 编辑

频率计那个地方，把门信号同步到基时钟是不是有一点点多余，如果做同步的话，那么基时钟的计数器可能就会少一计数一个值，反而会造成不必要的误差，基时钟直接采集到门信号为高的时候开始计数不是更好吗，不用同步来延时一个周期。

qq710307390 · 发表于 2020-3-21 17:47:57

不会少计数一个计数值，你再仔细看看。不同步的话，可能会少一个计数，因为门信号之前是和待测信号有同步的上升沿/下降沿，在门信号拉高的时候，基准时钟却没有刚好处于上升沿，那么在下一个上升沿到来之前的数据会丢失。这样会造成误差范围变大。我也是新手，多多交流。

qq710307390 · 发表于 2020-3-21 17:49:29

这个延时一个周期对我们需要采集的数据没有影响

爷来了 · 发表于 2020-3-24 21:54:15

qq710307390 发表于 2020-3-21 17:47
不会少计数一个计数值，你再仔细看看。不同步的话，可能会少一个计数，因为门信号之前是和待测信号有同步的 ...

同步是会往后延时一个周期啊，同步之后是可能少周期的，所以我觉得这个地方同不同步一点影响也没有

技艺电子 · 发表于 2020-7-15 10:58:43

需要多次同步,视频的例子适合理想脉冲波形.实际的低速信号上升沿可达ms级别,FPGA内部信号上升沿几个ns级别.低速信号边缘检测亚稳态的时间很长.

XTQ · 发表于 2021-7-28 11:22:35

去看下亚稳态就知道不同步的结果了

Z87 · 发表于 2021-7-31 12:58:32

！！！！！！！！！

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