为什么Verilog HDL在组合逻辑中if else不匹配会生成锁存器

WAilsokn

教程里说if 和else不匹配或者case语句不完整就会生成锁存器，且毛刺较多。

请问为什么会产生锁存器，为什么毛刺会比较多？中间的原理是什么？

鱼的记忆

1、产生毛刺是因为你不是边沿触发，这种大多都会直接生成逻辑与门或非门等，试想两个信号边沿不对齐，然后经过与门，肯定会产生你看到的毛刺。
2、v语言中如果你的if语句不完整，系统会认为用户想实现在if以外的其他条件下，保持被赋值寄存器的不变，只有在if条件满足时，被赋值寄存器才会按照用户意思改变，所以它会生成锁存器来实现。

xiaotaotao

帮顶！

鱼的记忆

1、毛刺问题，是因为多条件下你使用的组合逻辑，它会被用与门或非门等逻辑电路实现，试想，两个边沿不对齐的信号，被与门操作，它生成的信号肯定会出现毛刺。这也就是为什么我们大多喜欢用时序信号边沿触发而不是组合逻辑。

鱼的记忆

1、毛刺问题，是因为组合逻辑的原因，当两个或多个边沿不对齐的信号，经过组合逻辑（与或非门等），就会产生你看到的毛刺。2、if语句不完整，系统会默认if条件以外的其他条件，保持被赋值信号的不变性，默认会产生锁存器来实现。

鱼的记忆

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QinQZ

对于组合逻辑电路，如果if或者case不写全，为了使数据保持不变，就得用锁存器来保存。而锁存器是电平触发的，对毛刺敏感，不利于时序分析。你可以查查锁存器的危害

鱼的记忆

1、组合逻辑底层实现都是与或非门等逻辑器件，试想如果两个信号边沿不对齐，经过与门，就会产生毛刺。
2、if语句不完整确实else，系统会认为在if条件以外的情况，被赋值变量或寄存器会保持不变，所以使用锁存器进行数据保持。

WAilsokn

鱼的记忆 发表于 2020-3-4 08:49
1、产生毛刺是因为你不是边沿触发，这种大多都会直接生成逻辑与门或非门等，试想两个信号边沿不对齐，然后 ...

谢谢！