请教大家：开拓者ip_ram 中的rw_cnt的0位为什么一直是0呢？

RAYINGPX · 发表于 2020-2-25 21:40:15

在ip_ram时，为什么rw_cnt计数器的0位一直是0呢？本应是一直加1的哦，是什么原因导致的呢？截图如所示：

QinQZ · 发表于 2020-2-25 21:40:16

没有为0呀，你截图里的rw_cnt，不是在14,16,18,20......一直累加吗。之所以每次累加2，可能是因为你代码里的操作是clk_100mhz，而你的SignalTapII采样的时钟是50Mhz

RAYINGPX · 发表于 2020-2-25 21:41:08

自已先顶上

RAYINGPX · 发表于 2020-2-26 17:49:00

QinQZ 发表于 2020-2-26 15:30
没有为0呀，你截图里的rw_cnt，不是在14,16,18,20......一直累加吗。之所以每次累加2，可能是因为你代码里 ...

谢谢你的回复！再看下是不是这个时钟问题。另外想问下，SignalTap中出现不了时钟的波形图吗？在SignalTap中把time Unist...设为10ns是不是就对应了100mhz,还是在选时钟时必须是选择clk_100mhz这个，而不是选择clk(50Mhz)

RAYINGPX · 发表于 2020-2-26 20:28:46

QinQZ 发表于 2020-2-25 21:40
没有为0呀，你截图里的rw_cnt，不是在14,16,18,20......一直累加吗。之所以每次累加2，可能是因为你代码里 ...

再次谢谢你！

QinQZ · 发表于 2020-2-27 09:00:05

RAYINGPX 发表于 2020-2-26 17:49
谢谢你的回复！再看下是不是这个时钟问题。另外想问下，SignalTap中出现不了时钟的波形图吗？在SignalTap ...

选哪个作为采样时钟，要看你的信号用哪个时钟操作的。比如你的rw_cnt的触发时钟是clk_100m(posedge clk_100mhz)，那你就选clk_100mhz

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