always语句中的执行顺序问题！！！

Shari

下面是按键消抖部分程序
key_reg保存的是上一个时钟的key值
当key值改变并且下一个时钟上升沿触发时 请问红色的两句话是并行执行的么？
(只有并行执行才能检测到按键值的变化)
刚接触verilog 有些基础还不是很懂

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        key_reg   <= 1'b1;
        delay_cnt <= 32'd0;
    end
    else begin
       key_reg <= key;
        if(key_reg != key)             
            delay_cnt <= 32'd1000000;
        else if(key_reg == key) begin
            if(delay_cnt > 32'd0)
                delay_cnt <= delay_cnt - 1'b1;
            else
                delay_cnt <= delay_cnt;
        end           
    end   
end

Shari

jshzp 发表于 2020-2-15 10:29
在Verilog语言中 ，=和

你好 上面的程序是对的
使用非阻塞赋值 寄存器类型key_reg 保存的是上一个时钟周期的key值
当下一个时钟上升沿触发并且key值改变时 key_reg 的值是key上一个时钟周期的值
执行if(key_reg != key) 对delay_cnt寄存器变量赋初值

jshzp

在Verilog语言中 ，=和<=是两种不同的赋值方式，前者是阻塞式赋值，新数值到下个触发周期才生效；后者是非阻塞赋值，新数值是和单片机情况一样的，立刻就会生效。
所以，你的代码 key_reg <= key;应该采用非阻塞赋值方式key_reg = key;代码才会是你想要的结果。

RAYINGPX

Shari 发表于 2020-2-15 11:09
你好 上面的程序是对的
使用非阻塞赋值 寄存器类型key_reg 保存的是上一个时钟周期的key值
当下一个 ...

对的！