请教一个边沿检测的基本问题,感觉很迷

mxdpsp

//Quartus II环境,Verilog语言
//代码如下:
module key_test(
  input  sys_clk,             //PIN_E1

  input  key_1,               //PIN_E15
  input  key_2,               //PIN_M2

  output reg test            //PIN_A2
);

always @(negedge key_1 or negedge key_2) begin
    test <= ~test;
end

//本意是按下key_1或key_2都会触发输出test翻转,但综合后查看RTL发现test被综合成了一个首尾相连的寄存器,和key_1,key_2完全无关,请问是为什么?

jshzp

QinQZ 发表于 2020-2-4 19:10
边沿检测不要这么写，很有很多莫名其妙的问题。时序电路的always里面只能是时钟和复位，按照常规的写法来

“有很多莫名其妙的问题”，我理解会导致下面的问题：
1、除了外部信号触发，代码中一般还会有系统时钟触发的其它的always块，因为触发信号是异步的，会导致时序竞争与冒险，带来一些未知结果；
2、不是一个always块，甚至是用不同的信号触发的。而在不同的always块中，不能对同一个变量赋值，编译时会报错；
3、其它问题，望高手继续补充。。。

jshzp

通常的写法是用系统时钟的边沿触发，然后代码判断按键是否按下，像下面这样的代码，肯定没问题：
always @(posedge sys_clk or 。。。)begin
if（key_1 or key_2。。。
end
不过像你那样写，我也想不出到底错在哪里

boufbou

always(....) 里面是敏感信号,如果没了时钟如何进行沿边和运行呀!我个人意见不知道是否正确

QinQZ

边沿检测不要这么写，很有很多莫名其妙的问题。时序电路的always里面只能是时钟和复位，按照常规的写法来

RAYINGPX

这可以用assign 语句来实现此功能吧

RAYINGPX

这个 可以用assign 语句来实现此功能吧

xiangbinbin173

你先用时钟检测到 两个按键的上升沿（或者下降沿）再说

mxdpsp

jshzp 发表于 2020-2-3 12:19
通常的写法是用系统时钟的边沿触发，然后代码判断按键是否按下，像下面这样的代码，肯定没问题：
always @ ...

的确是莫名其妙啊，只能规范书写以避之了

xiangbinbin173

你是一窍不通

啥都不会的佩奇

带有posedge和negedge关键字的事件表达式表示沿触发的时序逻辑，没有posedge和negedge关键字表示组合逻辑或者电平敏感的锁存器