编译时出现警告：Output pins are stuck at VCC or GND

jshzp

编译时出现警告：“ Output pins are stuck at VCC or GND”。

在顶层模块myTopModule中引用了子模块subMod：
module myTopModule(CLK,RESET,A1);
input                    CLK;        //系统时钟信号
input                    RESET;        //系统复位信号
output[3:0]            A1;
。。。。。。

subMod u_subMod (
        .CLK        (CLK),
        .RESET        (RESET),
        .A1                (A1),
         .B              (B)

    );

endmodule




子模块相关代码如下：
module subMod(CLK,RESET,A1,B);
//IO
input                        CLK;      //系统时钟
input                        RESET;      //系统复位，低电平有效
input                        B;

output    reg[3:0]        A1;

always @(posedge FPGA_CLK or negedge RESET)
    if (!RESET)                            //复位初始化
        begin
            A1<=4'b0000;
        end
    else
         if(B)A1<=4'b1111;

。。。。。。

endmodule


编译后警告：A1始终接地了。
为什么会出现这个警告，怎样改正？感谢指教！