OpenEdv-开源电子网

 找回密码
 立即注册
正点原子全套STM32/Linux/FPGA开发资料,上千讲STM32视频教程免费下载...
查看: 5807|回复: 2

[其他] verilog语法问题, 功能function

[复制链接]

1

主题

11

帖子

0

精华

新手上路

积分
38
金钱
38
注册时间
2017-10-23
在线时间
6 小时
发表于 2019-12-11 09:35:58 | 显示全部楼层 |阅读模式
1金钱
功能function始终不知道是在表达什么意思,请大神指点一下。

module comb15 (A, B, CIN, S);

input [3:0] A, B;
input CIN;
output [4:0] S;
wire [4:0] s;

function signed [1:0] ADD;

input A, B, CIN;

reg S, COUT;

begin
S = A ^ B ^ CIN;
COUT = (A&B);
ADD = {COUT, S};
end
endfunction

assign S = ADD (A[0], B[0], CIN);
endmodule

仿真后逻辑图形


捕获.PNG

最佳答案

查看完整内容[请看2#楼]

经过我不断的实验,我大概明白了。 function中 A,B,CIN是输入, 【1:0】ADD是输出。 ADD是COUT和S拼接得到的。 资料误导了我,我看的资料上说语法function name, name是输入,误导了我。 实际上name(net_type); net_type才是输入。
正点原子逻辑分析仪DL16劲爆上市
回复

使用道具 举报

1

主题

11

帖子

0

精华

新手上路

积分
38
金钱
38
注册时间
2017-10-23
在线时间
6 小时
 楼主| 发表于 2019-12-11 09:35:59 | 显示全部楼层
经过我不断的实验,我大概明白了。     
function中  A,B,CIN是输入, 【1:0】ADD是输出。
ADD是COUT和S拼接得到的。

资料误导了我,我看的资料上说语法function name,      name是输入,误导了我

实际上name(net_type);   net_type才是输入。   
回复

使用道具 举报

3

主题

2013

帖子

0

精华

资深版主

Rank: 8Rank: 8

积分
5618
金钱
5618
注册时间
2018-10-21
在线时间
1591 小时
发表于 2019-12-11 13:52:15 | 显示全部楼层
镜中花 发表于 2019-12-11 10:10
经过我不断的实验,我大概明白了。     
function中  A,B,CIN是输入, 【1:0】ADD是输出。
ADD是COUT和S ...

回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则



关闭

原子哥极力推荐上一条 /2 下一条

正点原子公众号

QQ|手机版|OpenEdv-开源电子网 ( 粤ICP备12000418号-1 )

GMT+8, 2024-11-23 12:59

Powered by OpenEdv-开源电子网

© 2001-2030 OpenEdv-开源电子网

快速回复 返回顶部 返回列表