求问一下关于quartus2里原理图和.v文件输入的问题

wsdkyzd · 发表于 2019-10-29 21:06:24

quartus2里，可以用原理图输入，也可以写Verilog程序通过.v文件输入，新人小白现在有个问题，在改例程时，通过将文件生成元件，然后放在.bdf文件里，然后在这个文件里修改原理图，这样的话工程里有内容矛盾的原理图和.v文件，这时编译的话是按照哪个文件的内容来呢？

MY40130064 · 发表于 2019-10-29 21:06:25

我记得先v 文件，原后生成元件，再搞个sch文件，把原件放上去连接好，sch设顶层，编译，出错的话修改v文件。这种方式我劝你别搞了，修改太麻烦了，我以前也这么弄的，

wsdkyzd · 发表于 2019-10-30 09:33:22

是问题太过弱智了吗- - 求各位不吝赐教

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[ALTERA] 求问一下关于quartus2里原理图和.v文件输入的问题