RTL Viewer中出现了孤立的管脚

jshzp

写一个模数转换的程序，编译已经通过，用RTL Viewer查看逻辑图时，看到有两个孤立的输入管脚（图中左上角红圈里面，两个没有任何连接的管脚）截图如下：

和这两个管脚相关的代码如下：

1. module ADC
   
2. (
   
3. input                        sys_clk,      //系统时钟
   
4. input                        sys_rst_n,  //系统复位，低电平有效
   
5. input                        ad_busy,      //ad忙
   
6. input                        ad_sdata,      //ad串行数据输入口
   
7. );
   
8. 
   
9. 
   
10. always @(posedge sys_clk or negedge sys_rst_n) begin
    
11.      if (!sys_rst_n)
    
12.         begin
    
13.             。。。。。。
    
14.         end
    
15.     else
    
16.         begin
    
17.             case(step)
    
18.                 1:ad_convst=0;                        //拉低启动转换
    
19.                 2:while(ad_busy);                    //等待转换结束
    
20.                 。。。。。。
    
21. 
    
22.             endcase
    
23.         end

复制代码

限于篇幅，ad_sdata的相关代码就不贴出来了。
问题：代码中明明用到了这两个管脚，为什么RTL Viewer中却显示没有任何连接呢？求指教，非常感谢！

MY40130064

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

jshzp

MY40130064 发表于 2019-10-17 14:56
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，i ...

非常感谢楼上的回复！需要确认代码使用到了的结构，是否被综合工具支持，是吗？另外，我用的芯片是cyclone IVE系列的。

jshzp

MY40130064 发表于 2019-10-17 14:56
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，i ...

我用到了while语句，请问怎么修改呢？望继续指教，谢谢!