【分享】一个从阿莫论坛下载的高手写的Verilog UART代码，占用资源极少，也有几个问题和大家讨论，欢迎交流沟通

天山狐狸

直接上图和源码吧


verilog_uart_v1.0.rar (2.72 MB, 下载次数: 116)

2019-9-16 16:37 上传

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问题：
1、波特率设置时为啥下面要10倍频呢，后面也没看见10分频啊

1. parameter divp10x = (10 * fsysclk) / (16 * baud); //10倍分频系数

复制代码

2、发射的时钟txclk为啥要16分频呢？
3、9600波特率时收不到数据，不通，不知什么原因，默认的115200测试正常
谢谢大神指点，，刚学verilog，许多都看不懂啊

天中雨水

围观一下，表示支持

hcoolabc

hehaiming

Verilog能这样写乘除法吗？不行吧

hehaiming

波特率之所以要进行倍频，是因为要对RXD进行过采样，有些人用8倍频，进行采样，即可判断起始位、数据位和停止位这些bit，最后进行串转并的锁存，即可得到一个字节的数据了。