altra ip核调试DDR2问题求教

Shalok

如题，最近使用altra EP4CE22 读写DDR2，使用的是IP核自带控制器来控制，遇到了点问题，求教，首先IP核设置如下:

IP核设置

程序思路大致和原子写的控制SDRAM程序类似：

DDR2TOP接口

DDR2 IP核例化：


FIFO控制程序如下：


思路大致： 当写FIFO中的数据大于突发长度时（IP核设置的长度是64），启动一次突发写。
signalTap 调试的波形如下，为了便于调试，将读功能注释，只留下写功能：



官方DDR2写时序如下：


从我的signalTap波形上看单次突发：


burst_begin拉高，wr_req拉高突发一次写，为什么mem_dq, mem_addr,mem_cs_n始终没有任何变化，似乎IP核未起作用一样，采样的时钟是25M。

正点原子

帮顶

SunML

DDR的配置挺复杂的，你只配置第一个页面肯定不行，要根据芯片手册来配置PHY Settings等页面。