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FPGA例程中的uart相关问题,uart_en信号没有被正常延时 |
5金钱
最佳答案这是由于程序中的操作时钟和Signaltap的采样时钟不匹配导致的,程序中的操作时钟是sys_clk(50Mhz),signaltap的采样时钟是1MHz,1Mhz的时钟采集50Mhz下的脉冲信号可能会采不到,所以把采样时钟改成系统时钟sys_clk即可。
Signaltap之所以采用1Mhz的时钟来采样,是为了能够在串口收发数据时,完整的观察TXD和RXD端口的变化,如果用系统时钟只能观察到局部变化。
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发表于 2019-7-30 09:50:32
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发表于 2019-8-22 09:27:17
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GMT+8, 2024-11-23 09:17
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