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FPGA例程中的uart相关问题,uart_en信号没有被正常延时

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发表于 2019-7-30 09:50:31 | 显示全部楼层 |阅读模式
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左边是例程的代码,右边是signaltap中的时序图。
问题1:为什么uart_en_d0和uart_en_d1没有在uart_en的波形上分别延时1和2个时钟周期
问题2:en_flag=(~uart_en_d1)&uart_en_d0,时序图中也显示en_flag一直为0,为什么tx_flag可以为1,按照我划线的地方应该是en_flag为1时tx_flag才能置1呀
并且整个程序是可以正常运行的,如时序图所示,收发个5C是正常的,串口助手中也有正常的显示。
问题来源:我想要把红外遥控器模块的发送完毕的信号连到uart发送模块的uart_en信号,却发现串口助手中无法收到遥控器发送的值,检查波形发现没有出去,一步步检查波形发现是这个send模块这里的问题。
求助各位大神!!!新手上路,感激不尽。
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这是由于程序中的操作时钟和Signaltap的采样时钟不匹配导致的,程序中的操作时钟是sys_clk(50Mhz),signaltap的采样时钟是1MHz,1Mhz的时钟采集50Mhz下的脉冲信号可能会采不到,所以把采样时钟改成系统时钟sys_clk即可。 Signaltap之所以采用1Mhz的时钟来采样,是为了能够在串口收发数据时,完整的观察TXD和RXD端口的变化,如果用系统时钟只能观察到局部变化。
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发表于 2019-7-30 09:50:32 | 显示全部楼层
本帖最后由 QinQZ 于 2019-7-30 11:40 编辑

这是由于程序中的操作时钟和Signaltap的采样时钟不匹配导致的,程序中的操作时钟是sys_clk(50Mhz),signaltap的采样时钟是1MHz,1Mhz的时钟采集50Mhz下的脉冲信号可能会采不到,所以把采样时钟改成系统时钟sys_clk即可。
Signaltap之所以采用1Mhz的时钟来采样,是为了能够在串口收发数据时,完整的观察TXD和RXD端口的变化,如果用系统时钟只能观察到局部变化。
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发表于 2019-8-22 09:27:17 | 显示全部楼层
红外通信跟uart通信不一样吧
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