编程中的sys_clk问题

m2967154

问什么所有的always里都要以sys_clk作敏感信号，为什么不采用其他信号作敏感信号

SunML

谁说没有其他信号作敏感信号的，其他信号作敏感信号的也很常用，只不过前面没有 posedge的限制而已。
像你说的用sys_clk作敏感信号的，前面一般会有posedge，表示在时钟的上升沿触发，这种描述方法是有对应的电路结构的（时序逻辑电路），你想下触发器一般都有个时钟输入引脚吧，这个sys_clk就是要连到这个引脚的。
而其他敏感信号放在always里一般不会有posedge这样的限定，因为它也是对应实际的电路结构（组合逻辑电路）。
时刻记住一点，Verilog作为一种硬件描述语言，它是在描述电路结构，所以不要单纯理解成一门编程语言，而要与实际描述的电路结构对应起来。

m2967154

没有人了吗

m2967154

求助下

m2967154

SunML 发表于 2019-4-11 15:34
谁说没有其他信号作敏感信号的，其他信号作敏感信号的也很常用，只不过前面没有 posedge的限制而已。
像你 ...

谢谢，我的意思不是说别的信号不可以作为敏感信号。我看原子哥出版的FPGA教程里面，每个always敏感信号里面都是sys_clk 和 sys_rst_n，所以有点儿疑问。我还是他为什么采用这种方式