FPGA 动态数码管这个实验的系统时钟十分频的数是正确的吗？

小熊snail

//对系统时钟10分频，得到的频率为5MHz的数码管驱动时钟dri_clk
always @(posedge clk or negedge rst_n) begin
   if(!rst_n) begin
       clk_cnt <= 4'd0;
       dri_clk <= 1'b1;
   end
   else if(clk_cnt == CLK_DIVIDE/2 - 1'd1) begin
       clk_cnt <= 4'd0;
       dri_clk <= ~dri_clk;
   end
   else begin
       clk_cnt <= clk_cnt + 1'b1;
       dri_clk <= dri_clk;
   end
end


按理说这里的CLK_DIVIDE等于10啊，计数也才记到5，怎么得出来的10分频呢

DongInker

高电平5个计数时钟，低电平5个计数时钟，一个周期由高电平与低电平组成，5+5=10

SunML

计数到5的时候只是对时钟取反，而时钟一反一正才是一个时钟周期，也就是取两次反才得到一个时钟周期

小熊snail

哦哦，明白了多谢