STM32F103关于CAN的接收FIFO深度的疑惑？

qqdqoyo

 STM32F103拥有两个接收FIFO 0,1，每个具有三层深度。
Q1：可以设置FIFO深度吗，譬如每次我只需要一个深度，不需要三个接收深度可以吗？似乎没有类似的控制寄存器位可以设置。

Q2：三个深度具体的存储结构是什么，似乎官方材料里没有交代。

譬如现在，1，2，3分别进入FIFO三个深度，FMP=0x03。在ARM内部这三个报文的存储地址是连续的吗？1被取出，则指针指向2的位置？还是1被取出，2赋值到1的位置呢？
假如此时FMP=0x01，那2和3深度内此时存储的是什么呢？上次的报文还是被清空了？

Q3：RFLM控制FIFO溢出后的处理，请问如上图假如锁定很好理解，报文4直接扔掉，假如未锁定呢？报文4是覆盖报文3还是报文1呢？

正点原子

1，应该不能设置。
2，FIFO完全由硬件管理，不受软件控制，手册只说了512字节的SRAM，具体在什么地方，我也不知道。FIFO的意思就是先入先出，先写的数据，读的时候就先出来，所以，你说的读是读1位置的...
FMP=0x01的时候，表明深度是1。2,3,没有数据。至于是不是晴空了，我就没有研究了，你可以自己试试。
3，应该是覆盖最后一个。
假设深度是3，那么下一个数据就覆盖3位置的数据...1，2还是保留的。具体待测试。

heiselpy

MARK，CAN的FIFO三级深度在接收数据长度变化后未用到的FIFO是清空还是保留以前的值，确实需要注意，现在还不确定