verilog的always @ 后面的@有啥用呢，没有找到一个专业的解释啊

天山狐狸 · 发表于 2019-1-15 21:07:01

刚学fpga，哪位给指点下呢，谢谢
能否推荐一本好的书籍，语法讲的比较详细点的

天山狐狸 · 发表于 2019-1-15 21:07:02

mack13013 发表于 2019-1-16 12:41
@就是英语里的at的意思，同样的发音，差不多的意思。
verilog里的@我从来没具体查过什么意思用法，但是我 ...

已经找到官方的解释了，在标准2001中有，具体见下面的图片：

QinQZ · 发表于 2019-1-16 11:18:16

你这个问的非常细了哦，可能一般语法书都不会讲到；@表示在该时刻，@（posedge clk) 当clk上升沿到来时只执行一次，前面加always则每次都执行；
Verilog语法书推荐夏宇闻老师的Verilog数字系统设计教程

天山狐狸 · 发表于 2019-1-16 11:35:25

QinQZ 发表于 2019-1-16 11:18
你这个问的非常细了哦，可能一般语法书都不会讲到；@表示在该时刻，@（posedge clk) 当clk上升沿到来时只执 ...

嗯，现在就在看这本书呢。。第二版，但是从书上也没找到对@的说明，即不是关键词，也不是什么语法的必须部分，就是一直没有解释这个符号啊

mack13013 · 发表于 2019-1-16 12:41:23

@就是英语里的at的意思，同样的发音，差不多的意思。
verilog里的@我从来没具体查过什么意思用法，但是我看到了我就会。

天山狐狸 · 发表于 2019-1-16 13:21:10

mack13013 发表于 2019-1-16 12:41
@就是英语里的at的意思，同样的发音，差不多的意思。
verilog里的@我从来没具体查过什么意思用法，但是我 ...

嗯，刚学verlog想了解下，好多地方对几个关键词都讲了，就没提@

天山狐狸 · 发表于 2019-1-24 13:58:05

QinQZ 发表于 2019-1-16 11:18
你这个问的非常细了哦，可能一般语法书都不会讲到；@表示在该时刻，@（posedge clk) 当clk上升沿到来时只执 ...

已经找到官方的解释啦，，见2楼的图片哈

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