FPGA 动态数码管实验--系统时钟十分频疑问

yaojianze

疑问来源于FPGA 动态数码管实验，对系统时钟10分频，计数器比较值疑问。
计数器clk_cnt 对50M系统时钟10分频技术，此处代码给的翻转比较值为4，clk_cnt == CLK_DIVIDE/2 - 1'd1，
但这里的不应该是5吗？(clk_cnt == CLK_DIVIDE/2 - 1'd0)



localparam  CLK_DIVIDE = 4'd10     ;        // 时钟分频系数

//对系统时钟10分频，得到的频率为5MHz的数码管驱动时钟dri_clk
always @(posedge clk or negedge rst_n) begin
   if(!rst_n) begin
       clk_cnt <= 4'd0;
       dri_clk <= 1'b1;
   end
   else if(clk_cnt == CLK_DIVIDE/2 - 1'd1) begin
       clk_cnt <= 4'd0;
       dri_clk <= ~dri_clk;
   end
   else begin
       clk_cnt <= clk_cnt + 1'b1;
       dri_clk <= dri_clk;
   end
end

QinQZ

因为计数器是从0开始变化的，从0计数到4需要五个时钟周期，所以计数器最大值计到4

1m2m

为啥只用5个时钟周期呢

田小xi

因为一个clk时钟周期是由一个高电平和一个低电平组成，所以5个时钟周期就有有5个高电平和5个低电平