有没有知道stm32f107互联型芯片时钟问题

24432972 · 发表于 2013-8-12 19:33:10

我用的是stm32f107互联型芯片，外接的是25M晶振。根据3.5固件库针对25M晶振自带如何倍频到72M的操作，现在遇到的问题是当我利用仿真器查看时钟配置界面发现SysCLK成了648MHz如下图所示，其他画圈的都跟着变了，为什么会变成648，我没改过3.5固件库里面的sysinit()函数。求各位讲解一下

正点原子 · 发表于 2013-8-12 21:07:22

回复【楼主位】24432972:
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你把原始时钟设置成了72M啊...
72*9=648

24432972 · 发表于 2013-8-13 09:22:36

回复【2楼】正点原子:
回复【楼主位】24432972: --------------------------------- 你把原始时钟设置成了72M啊... 72*9=648
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原子哥，这个原始时钟指的就是外部晶振大小吗？我现在用官方的工程例程，是25M，按照25*9也不对么不是72M

正点原子 · 发表于 2013-8-13 09:42:15

回复【3楼】24432972:
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你设置的是72M呢...
看OSC:这栏,72Mhz....

24432972 · 发表于 2013-8-13 10:32:41

回复【4楼】正点原子:
回复【3楼】24432972: --------------------------------- 你设置的是72M呢... 看OSC:这栏,72Mhz....
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我没设置，怎么会变成72M。我又重新建立了一个工程，现在OSC是25M，但是其他的SYSCLK:225, HCLK:225,

CLK1:112.5,

CLK2:225,这些是怎么变得怎么让他们设置成72M，72M，36M，72M呢？