ADC转换时间

小瓜123

Table 362. RCC_ADCCLKSource值
RCC_ADCCLKSource  描述
RCC_PCLK2_Div2  ADC时钟 = PCLK / 2
RCC_PCLK2_Div4  ADC时钟 = PCLK / 4
RCC_PCLK2_Div6  ADC时钟 = PCLK / 6
RCC_PCLK2_Div8  ADC时钟 = PCLK / 8

APB2是72MHZ，分频数只有这四种，分频结果没有等于14MHZ的，请问开发指南上说adcclk为14MHZ这个时钟是怎么来的？

另外为什么要将采样时间设为239.5个周期呢？这样转换速度不是最慢吗？

谢谢！

K.O.Carnivist

小瓜123 发表于 2016-9-30 14:05
谢谢你！我对这些时钟还不太清楚，是PLL到AHB再到APB2，最后给到ADC，你的意思是说PLL可以是56MHZ而不一 ...

是这个意思。APB2可以是56MHz。
PLL的输出范围见Datasheet，16M～72M。
采样时间很长是考虑，ADC输入端相当于个电容，它的前级如果输出阻抗太大的话，需要一定的充电时间。当前级输出阻抗足够小时，采样时间基本不影响转换结果。

xuande

怀疑不是“14MHZ”，是14个CLK。

硬件确定的情况下，转换精度与速度是反比关系。
有时为了高精度而降速。

f1174562

只有在PLL频率为56MHz时，ADC频率才能达到最快的14MHz，转换周期1us，72MHz下的ADC速度不是最快的。

firebird213

14M 是ADC自带的时钟

小瓜123

firebird213 发表于 2016-9-30 11:58
14M 是ADC自带的时钟

请问哪里有提到ADC自带时钟呢，我看时钟树上b表示的ADCclk就是来自APB2

小瓜123

f1174562 发表于 2016-9-30 11:33
只有在PLL频率为56MHz时，ADC频率才能达到最快的14MHz，转换周期1us，72MHz下的ADC速度不是最快的。

谢谢你！我对这些时钟还不太清楚，是PLL到AHB再到APB2，最后给到ADC，你的意思是说PLL可以是56MHZ而不一定是72MHZ是吗？可以详细说下PLL的频率范围吗？程序里面只有设置分频并没有说这些时钟分频前是多少呀，一直当做72MHZ.......

小瓜123

xuande 发表于 2016-9-30 11:22
怀疑不是“14MHZ”，是14个CLK。

硬件确定的情况下，转换精度与速度是反比关系。

第二个解答明白了，thank you~

xuande

APB频率和AD频率不是一回事。

举例：
如果AD时钟频率是10Hz，转换一次需要2个时钟周期，那么AD频率就是5Hz。

小瓜123

xuande 发表于 2016-9-30 14:09
APB频率和AD频率不是一回事。

举例：

这个我知道，我是看到那个指南上是说当APB时钟为14MHZ,转换周期是14个周期，这样计算下来ADC转换的时间就是1us，AD频率也就是1MHZ，我的疑问是这个14MHZ的APB时钟怎么来的

小瓜123

K.O.Carnivist 发表于 2016-9-30 16:23
是这个意思。APB2可以是56MHz。
PLL的输出范围见Datasheet，16M～72M。
采样时间很长是考虑，ADC输入端 ...

数据手册上我真的没找到。。可否截屏一下呀，谢谢了！
另外我觉得比较有疑惑的是：在写跟时钟相关的程序时，只是需要设定分频数，并没有地方有说让选定APB的频率值呀，如果它们都是有范围而不是确定的，进入分频之前到底是多少怎么确定呢

小瓜123

额额额，要认真看手册！自己问的这个问题太弱智了。。。下面就重新理一下

PCLK2即是APB2的外设时钟，ADC就来源于PCLK2的2、4、6、8分频，APB2是来自于系统时钟SYSCLK，而SYSCLK又是来自于PLL、HSI、HSE,  
HSI频率为 8MHz。HSE 频率范围为4MHz~16MHz,开发板接的是 8M 的晶振
PLL 为锁相环倍频输出，其时钟输入源可选择为 HSI/2、HSE 或者 HSE/2。倍频可选择为2~16 倍，但是其输出频率最大不得超过 72MHz,所以PLL的范围是8M～72M.(这里我觉得不是16M～72M)
PCLK2的频率范围是8M~72M.所以ADCCLK可以为14MHz，同时有规定ADCCLK最大频率就是14MHZ.