verilog HDL初学代码求助

jasonflash · 发表于 2016-8-5 12:32:26

用verilog制作了一个“时分秒”的时钟，有主模块clock和被引用的计数器模块counterM,以及testbench。但仿真过后，除clk为绿线以外剩下的都是不确定值得红线，最有可能是testbench的问题，自己没找到，求助！ QQ图片20160805123046.png

正点原子 · 发表于 2016-8-6 20:10:34

帮顶

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