OpenEdv-开源电子网

 找回密码
 立即注册
正点原子全套STM32/Linux/FPGA开发资料,上千讲STM32视频教程免费下载...
查看: 3138|回复: 2

在定时器匹配中断中如何判断匹配输出引脚的电平状态?

[复制链接]

1

主题

2

帖子

0

精华

新手入门

积分
37
金钱
37
注册时间
2011-1-15
在线时间
3 小时
发表于 2016-5-19 15:27:18 | 显示全部楼层 |阅读模式
1金钱
用STM32F4的TIM2配置为Gated Mode,TIM3配置为Output compare mode模式,输出波形为toggle,利用TIM3的OC1F触发TIM2的启动和停止。
问题是,在TIM3的匹配输出中断中如何判断当前输出是高电平还是低电平?


最佳答案

正点原子逻辑分析仪DL16劲爆上市
回复

使用道具 举报

530

主题

11万

帖子

34

精华

管理员

Rank: 12Rank: 12Rank: 12

积分
165524
金钱
165524
注册时间
2010-12-1
在线时间
2116 小时
发表于 2016-5-19 15:27:19 | 显示全部楼层
回复

使用道具 举报

1

主题

2

帖子

0

精华

新手入门

积分
37
金钱
37
注册时间
2011-1-15
在线时间
3 小时
 楼主| 发表于 2016-5-23 15:06:43 | 显示全部楼层
谢谢,换了一种方法,不需要判断OC引脚的电平高低。
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则



关闭

原子哥极力推荐上一条 /2 下一条

正点原子公众号

QQ|手机版|OpenEdv-开源电子网 ( 粤ICP备12000418号-1 )

GMT+8, 2025-6-8 09:30

Powered by OpenEdv-开源电子网

© 2001-2030 OpenEdv-开源电子网

快速回复 返回顶部 返回列表