初学者求助 Verilog 的 if 语句

crimsonblood

写了个最简单的分频程序：

[mw_shl_code=c,true]module fp_verilog( clk,rst_n, fm ); parameter devide=32'd99; input clk; //时钟信号 input rst_n; //复位 output fm; //输出 低亮高不亮 reg[31:0] cnt; always @(posedge clk or negedge rst_n) begin if(rst_n==0||cnt==0) cnt<=devide; else cnt<=cnt-32'd1; end assign fm=(cnt>=(devide/2))? 1'b0:1'b1; endmodule[/mw_shl_code]

显示if语句用法错误
改为：

[mw_shl_code=c,true]module fp_verilog( clk,rst_n, fm ); parameter devide=32'd99; input clk; //时钟信号 input rst_n; //复位 output fm; //输出 低亮高不亮 reg[31:0] cnt; always @(posedge clk or negedge rst_n) begin if(rst_n==0) cnt<=devide; else if(cnt==0) cnt<=devide; else cnt<=cnt-32'd1; end assign fm=(cnt>=(devide/2))? 1'b0:1'b1; endmodule[/mw_shl_code]

后，编译通过，请问这样使用逻辑表达式有什么问题，为何在if语句中条件表达式不能使用“或”？

crimsonblood

我发现不是 "或"的问题了，是always 后的第一个if 必须为敏感表中的变量，只要添加其他任何变量都会出错，我又发了一个帖子，你可以看看

xuande

把错的信息贴出来。

估计你误判信息了。

crimsonblood

回复【2楼】xuande:
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错误信息是在always块中条件表达式中无法匹配操作数Error (10200): Verilog HDL Conditional Statement error at fp_verilog.v(17): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

crimsonblood

回复【2楼】xuande:
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我发现不是 "或"的问题了，是always 后的第一个if 必须为敏感表中的变量，只要添加其他任何变量都会出错，所以把第二段程序中的第二个条件判断与第一个调换也会出错，我又发了一个帖子，你可以看看