FPGA新手的困惑

圆周率 · 发表于 2015-3-17 21:35:35

前几天草草看了点Verilog语法书，今天自己试着建了一个工程（数码管显示每秒加1）一个很简答的程序在FPGA中却写了一堆（相对应单片机程序）而且出现了一大堆always 可读性非常差这是由于我是一个新手所以写出来的代码质量差还是FPGA编程的普遍情况？

正点原子 · 发表于 2015-3-17 22:39:43

帮顶.....

王小华 · 发表于 2015-3-19 08:55:21

verilog是硬件描述语言,它写的是一个电路,所谓的always就是一个块,电路是由一个一个的块组成的,你想想,描述电路跟写单片机程序一样吗?电路不得一步一步的走。

圆周率 · 发表于 2015-3-19 23:21:13

回复【3楼】王小华:
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回复【3楼】王小华:
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我感觉由于并行的关系，对程序的控制就变得困难了好多，感觉想控制程序按我的思路去执行变得好难。而且对每个模块时钟的选择，，，什么时候该让什么模块被触发，，，，，简直一团乱麻啊。自学的学生党，老师也不怎么会。。。蛋疼

xuande · 发表于 2015-3-19 23:26:53

先别纠结代码长短，关键是正确实现功能。以后会体会的。

圆周率 · 发表于 2015-3-19 23:40:37

回复【5楼】xuande:
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代码长短是无所谓。现在是纠结于自己写出来的东西虽然很简单但是却分了一大堆模块，每个模块都很短，导致可读性差，而且模块越多感觉越难控制，这正常吗？还是我把一个任务分的太细了？

圆周率 · 发表于 2015-3-19 23:41:02

回复【5楼】xuande:
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代码长短是无所谓。现在是纠结于自己写出来的东西虽然很简单但是却分了一大堆模块，每个模块都很短，导致可读性差，而且模块越多感觉越难控制，这正常吗？还是我把一个任务分的太细了？

圆周率 · 发表于 2015-3-19 23:41:20

回复【5楼】xuande:
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代码长短是无所谓。现在是纠结于自己写出来的东西虽然很简单但是却分了一大堆模块，每个模块都很短，导致可读性差，而且模块越多感觉越难控制，这正常吗？还是我把一个任务分的太细了？

zahngxi · 发表于 2016-3-16 16:12:17

可以学习VHDL语言，可读性高代码简洁

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