新手求教，Quartus II调用Modesim-Altera仿真输入端口一直是高阻态！！！！

lirui

用Verilog写的一个两输入与门，编译通过，下到AX301的板子中运行正确，随后用QuartusII调用Modesim-Altera进行仿真，两个输入端却一直是高阻态，我把代码贴出来，请各位高手帮忙看一下~~~

两输入与门的Verilog代码

module and_2(y,a,b);
output y;
input a,b;
reg y;
always@(a,b)
  begin
    case({a,b})
	   2'b00:y=0;
		2'b01:y=0;
		2'b10:y=0;
		2'b11:y=1;
		default:y='bx;
	 endcase
  end
endmodule  [/mw_shl_code]


	



	仿真的Testbench


	

`timescale 1 ps/ 1 ps
module and_2_vlg_tst();

reg a;
reg b;
                                              
wire y;

initial                                                
begin
  a=0;
  b=0;
  
  #10 a=1;b=0;
  #10 a=0;b=1;
  #10 a=1;b=1;
  #10 a=0;b=0;                     
end  

and_2 i1 (  
	.a(a),
	.b(b),
	.y(y)
);
                                                                                                     
endmodule
[/mw_shl_code]
	


	调用Modesim-Altera仿真的波形，两个输入一直是高阻态~~



 

小梅哥

楼主，你的代码没有任何问题，经过我仿真验证，可以实现，你之所以仿真出这个结果，我深深的怀疑你的nativelink设置有问题。

正点原子

帮顶....

lirui

谢谢了，我再重新设置一下nativelink看看能不能过~~~~

lirui

我又重新设置了一遍，还是不行，我看了版主《小梅哥和你一起深入学习FPGA之开发流程》这篇文章，然后按照版主的流程试了一遍，仿真过了！！我发现版主的激励文件是自己新建的.v文件，而我一直是用Quartus II中Processing-->Start-->Start Test Bench Template Writer生成的.vt文件，但是仿真就是过不了，不知道是不是这里的问题？？