DMA进行在写入的过程中，为什么AXI4接口的TREADY信号会被拉低。

欲扬

我在正点原子提供的DMA回环实验的基础上，将FIFO模块换为自定义的IP核。在整个仿真实验的末尾，也就是最后通过DMA写入内存的过程中，出现问题。DMA在接收到四个时钟周期的数据之后AXI4的TREADY信号会被拉低，使得数据处于长时间的等待，然后过未知时间长度（这里ILA探针采用4096长度时钟周期未完全探测到），才会将TREADY信号再次拉高完成其余的数据传输。这里的长时间等待的原因是为什么呢？
以下是探针的位置

下图为第一部分的数据只传输了很少一部分。


下图为第二部分的数据传输

QinQZ

互联IP核的tready拉低吗，可能此时数据在写入DDR，需要时间吧

欲扬

QinQZ 发表于 2025-1-2 09:13
互联IP核的tready拉低吗，可能此时数据在写入DDR，需要时间吧

如果是因为写入DDR导致的Tready拉低，那么整个过程中应该是周期性的拉低Tready。然后我从00递增到ff的数据，只有在传输到04的时候会出现Tready拉低的情况，并且一直到传输完成都不会再次拉低。