不按INTEL的“3W-2S”规则设计，出问题的概率有多大？

edadoc

高速先生成员--黄刚

在行业内，要是问PCB工程师的大多数设计规则是参考哪些公司的设计指导的话，高速先生相信intel的设计指导书一定会榜上有名！事实上，从高速先生看到的业界主流芯片或平台的设计指导书中，intel的design guide，也简称PDG一定是各位PCB工程师们的“童年噩梦”，那长达上千页的内容，而且都还是全英文的，大家掌握起来的难度不可谓不大。

不过有一说一，虽然很难读，但是它的设计指导参考意义还是非常大的，里面记载着很多PCB工程师使用的设计技巧和方法，使得工程师们在不用具备仿真能力的情况下也能把设计做得很好。当然，正因为这样，行业内就慢慢有了一定要遵守intel设计规则的传说了！

在其中上千页内容当中，这一条设计规则相信大家也倒背如流了，那就是俗称的差分线对内等长下的“3W-2S规则”。

是什么意思呢？它说的是在高速差分线对内去做等长设计时，短的那根线进行绕线补偿时补偿的高度和宽度的约束，3W只是两个绕包的距离为3倍的线宽W，2S是指绕包最远的位置与另外一根线距离不大于2倍的差分线对内间距S。这样说大家应该就很清楚了吧？

当然本来Chris这周打算歇息下，不更新文章了，毕竟也想着让大家好好消化之前的文章，重质量不重数量嘛（额，其实主要是项目比较忙）。但是上海分部的设计达人强哥一条微信怼过来给Chris，内容大概就这个样子的。

这个是上海的一个我们比较重要的客户的疑问，Chris在略微思考下，虽然心理已经有了大概的答案，但是的确也是没有具体仿真的证明，于是Chris灵机一动，就回复到。。。

嗯，对！就是这个缘由，所以大家今天就能看到这篇文章了。说干就干，于是强哥根据它之前设计的习惯，大概做了几组case来让Chris仿真对比，如下所示：

当然不补偿的设计是作为让大家直观感受下差距，另外在intel的规则“3W-2S”的旁边还做了两种不同的对比case，分别是“2W-2S”和“4W-2S”，Chris想仿真验证下不按intel要求的“3W-2S”设计的话，其他两种case的性能差距有多大！

唰的一声，仿真的结果就出来了。那按照惯例还是先看无源再看有源哈，从无源的插损指标来看，我们能发现两个点：

1，不补偿的设计真差的很多（这还用说嘛！）；

2，“2W-2S”、“3W-2S”和“4W-2S”的插损表现，额，不知道你们能不能分出来明显差距，反正Chris感觉分不出来哈！如果硬要放大看的话，的确是能看到“3W-2S”在15GHz以前（对应差不多25Gbps速率的信号吧）的波动相对小一点。

当然Chris会让大家看到为什么不同“W”之间对插损的波动程度略有区别，我们来看看几个case的TDR阻抗的对比图，从阻抗对比可以看到，不同的“W”会导致阻抗不等长（绕线区域的阻抗会增加）的长度不同，所以能看到波动的程度不一样。

看到这个TDR阻抗图，很多人就会问了，那不是“2W-2S”的阻抗波动长度越短吗，那为什么不应该是它的效果最好，为什么intel要推“3W-2S”呢？

这个问题问得好！这其实跟我们为什么不选不补偿的这个case是同一个道理，我们从几个case的模态转换结果来看，从模态结果来看你们就会发现一个问题：当然不补偿的模态肯定很差了，但是从“2W”到“4W”的对比中，你们会惊讶的发现，最好的反而是“4W”。这就说明了两个绕包的距离比较近的时候，这跟走线本身也会耦合，导致时序的微微变化，距离越远，耦合度越差，这样时序反而相对较好。

从TDR阻抗和模态两个相矛盾的无源维度来分析，可能intel推荐的“3W-2S”就在两者中找到一个平衡吧！

OK，最后我们再来对比下大家更为熟悉的眼图的结果。我们分别在这4个case的走线中去跑25Gbps速率的码型，从眼图的结果也能看到这一点。不补偿眼图明显差很多这个不用怀疑，三种不同“W”之间的差异其实都不大，哪怕是“3W-2S”的结果是最好的，但是和其他两种“W”的差异也很小很小。

最后总结下哈，当然intel推荐的“3W-2S”原则首先的确在一定速率的高速信号设计中效果还是很好的，但是Chris想说的话，也没必要把它神化到一个非常非常非常高的高度哈，在不同的设计场景中，例如板子的密度不同，没法严格的遵守“3W-2S”的情况下，稍微变点“W”的大小或者是“S”的大小也不是一定会很影响信号质量，很多情况下，他们的差异都比intel粉丝们的想象中要小！最后，希望让Chris写这篇文章的客户包括其他也有同样疑问的朋友们都能顺利刷到这篇文章吧！

问题：大家设计中一般都遵守怎么样的设计规则去做差分对内等长呢，具体谈谈你们的设计方法？

正点原子

谢谢分享