串口收发例程 错误源码分析

bugfree

编译显示错误：
Error (10170): Verilog HDL syntax error at uart_send.v(80) near text ï
.....(80到85行都有同样的错误)
Error (10170): Verilog HDL syntax error at uart_send.v(85) near text š

错误源码如下，请帮忙分析。
///////////////////////////////////////
always @(posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n)
                uart_txd <= 1'b1;                // 数据线 拉高
        else if(tx_flag)begin
                case(tx_cnt)
                        4'd0：        uart_txd <= 1'b0;                        //接收位数统计
                        4'd1：        uart_txd <= tx_data[0];                //接收位数统计
                        4'd2：        uart_txd <= tx_data[1];                //接收位数统计
                        4'd3：        uart_txd <= tx_data[2];                //接收位数统计
                        4'd4：        uart_txd <= tx_data[3];                //接收位数统计
                        4'd5：        uart_txd <= tx_data[4];                //接收位数统计
                        4'd6:        uart_txd <= tx_data[5];                //接收位数统计
                        4'd7：        uart_txd <= tx_data[6];                //接收位数统计
                        4'd8：        uart_txd <= tx_data[7];                //接收位数统计
                        4'd9：        uart_txd <= 1'b1;                        //接收位数统计
                        default: ;
                endcase
        end
        else
                uart_txd <= 1'd1;
end

LcwSwust

这种警告，和KEIL类似，都是代码中有中文，或有“全角”字符。d6后面的冒号不一样，可以复制其它的冒号过去。有些字体能看出来。
好像说错了，d6的冒号是正确的，其它的都是错的？自己将输入法切换到英文、半角再输入看看。

正点原子

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