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[XILINX] ZYNQ的PS端输出到PL端的FCLK的困惑

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发表于 2022-12-18 01:36:42 | 显示全部楼层 |阅读模式

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1. PS端生成输出到PL端的分别为10M、5M的时钟，时钟相位边沿是一定对齐的嘛？
2. 如果不是的话，是否可以对两个时钟进行约束？

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应该是对齐的，可以实际测量下试试

正点原子逻辑分析仪DL16劲爆上市

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发表于 2022-12-18 01:36:43 | 显示全部楼层

正点原子ESP32 AI开发套件上市，python

应该是对齐的，可以实际测量下试试

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